身处后摩尔时代，半导体行业正面临着一场艰苦的“良率”战斗。随着芯片越来越复杂化，晶体管密度成倍增加，芯片制造良率管理难度也呈指数级增长，特别是对于那些追求先进制程的晶圆厂而言，更是会成为致命伤。
良率是半导体工厂的核心竞争力所在，也被称为是半导体工厂的“生命线”。
半导体良品率是实际生产的芯片总数与一个晶圆上最大芯片:(集成电路)数的百分比，换句话说，良率是实际生产的数量与投入的总数量之比。良品率越高，生产率就越高，良率直接影响着成本和产能利用率。因此，提高良品率在半导体行业非常重要。同时，良率也是评估企业竞争力的重要标志之一，直接反映了制造过程的稳定性和产品质量的可靠性。
在逻辑芯片领域，按照摩尔定律的指引，目前能够实现量产的最先进工艺是3纳米。在该领域的部分头部厂商在这场3nm之战中展开激烈角逐，其中，某知名品牌率先宣布3nm量产，却因良率问题造成大量客户流失。
预计今年，包括智能手机、服务器、人工智能等在内的Fabless公司及IT大厂都将开始把3nm作为主要制程。在良率这个重要的考核指标面前，良率占有优势的厂商将获得更多大厂的3nm订单，进而拉大与竞争对手的市占率差距。
良率低的问题不仅限于逻辑芯片领域，存储芯片也面临着同样的挑战。生成式AI正在消耗大量的HBM存储芯片，但是良率一直是Nvidia GPU芯片大规模量产的拦路虎之一。据路透社报道，某韩国老牌厂商的高带宽存储HBM3芯片的生产良率约为10%~20%，而同属韩国的另一家厂商HBM3良率可达60%~70%。在传统的DRAM存储方面，老牌厂商第五代10纳米级(1b)制程DRAM的良率未达业界80%至90%的一般目标，迫使其在上个月成立专门工作小组以解决这一问题。
而接下来，生成式AI还在滚滚向前，对芯片算力的需求望不到底。为了获得更高性能、更高算力的AI芯片:
一方面，逻辑厂商正在积极向2nm工艺突破，尤其是两家世界知名企业目前都计划在2025年开始2nm大规模量产，与此同时，还在发力FOPLP(扇出型面板级封装)等先进封装技术;
另一方面，存储厂商也在大力投入下一的研发，各种先进代HBM(即HBM4)的技术也在考虑当中，例如混合键合。
可想而知，届时良率又会成为一大难关。据《韩国经济日报报道》，韩国某企业正在招聘数十名与HBM相关的职位，在其招聘启事中显示，希望寻找芯片专家能够通过改进代工工艺和测试逻辑芯片，进而提高HBM芯片的良率。
良率低是半导体厂商普遍面临的难题，也是制约芯片产业发展的瓶颈。从经济学角度上讲，提升芯片良率也可以视为摩尔定律的另一种延续。如何在新技术不断推陈出新的背景下，提高良率，成为每一家半导体厂商必须解决的关键问题。
半导体厂商如何击破痛点，高效提升良率?我们将在下周发布《半导体行业的“良率之殇》为您揭晓答案，敬请期待!如贵司面临提升良率的挑战，希望获得专业的技术支持，可点击下方按钮，与我们取得联系。